AS4C128M16MD4-062BAN

Alliance Memory
913-C128M16MD4062BAN
AS4C128M16MD4-062BAN

Fabricante:

Descripción:
DRAM LPDDR4, 2G, 128M x 16, 1.1V, 200 BALL TFBGA, 1600MHZ, ECC, AUTO TEMP - Tray

Modelo ECAD:
Descargue Library Loader gratis para convertir este archivo para su herramienta ECAD. Conozca más sobre el modelo ECAD.

En existencias: 44

Existencias:
44 Se puede enviar inmediatamente
Plazo de entrega de fábrica:
30 Semanas Tiempo estimado de producción de fábrica para cantidades superiores a las que se muestran.
Las cantidades superiores a 44 estarán sujetas a requisitos mínimos de pedido.
Mínimo: 1   Múltiples: 1
Precio unitario:
$-.--
Precio ext.:
$-.--
Est. Tarifa:

Precio (USD)

Cantidad Precio unitario
Precio ext.
$37.14 $37.14
$34.37 $343.70
$33.28 $832.00
$32.45 $1,622.50
$31.66 $3,166.00
$30.60 $8,323.20
544 Presupuesto

Atributo del producto Valor de atributo Seleccionar atributo
Alliance Memory
Categoría de producto: DRAM
RoHS:  
SDRAM Mobile - LPDDR4
2 Gbit
16 bit
1.6 GHz
FBGA-200
128 M x 16
3.5 ns
1.06 V
1.95 V
- 40 C
+ 105 C
Tray
Marca: Alliance Memory
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad de empaque de fábrica: 136
Subcategoría: Memory & Data Storage
Corriente de suministro - Máx.: 39.5 mA
Productos encontrados:
Para mostrar productos similares, seleccione al menos una casilla de verificación
Seleccione al menos una de las casillas de verificación anteriores para mostrar productos similares en esta categoría.
Atributos seleccionados: 0

USHTS:
8542320036
ECCN:
EAR99

2GB/4GB/8GB/16GB/32GB LPDDR4 SDRAM

Alliance Memory 2GB/4GB/8GB/16GB/32GB LPDDR4 SDRAM is organized as 1 or 2 channels per device, and the individual channel is 8-banks and 16-bits. This product uses a double-data-rate architecture to achieve high-speed operation. The double data rate architecture is a 16n prefetch architecture with an interface. It's designed to transfer two data words per clock cycle at the I/O pins. These devices offer fully synchronous operations referenced to the rising and falling edges of the clock. The data paths are internally pipelined and 16n bits prefetched to achieve very high bandwidth.